JESD204B

<strong>作者：Ian Beavers，ADI公司应用工程师</strong>

JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准，它提供更高的通道速率最大值(每通道高达12.5 Gbps)，支持确定延迟和谐波帧时钟。此外，得益于转换器性能的提升——这些转换器兼容开放市场FPGA解决方案，并且可扩展——现已能轻松传输大量待处理的数据。

FPGA供应商已讨论了许多年有关千兆串行/解串(SERDES)接口的话题，虽然过去大部分模数转换器(ADC)和数模转换器(DAC)并未配备这类高速串行接口。FPGA和转换器不与任何通用标准接口，无法利用SERDES的高带宽。JESD204B兼容型转换器能够解决这个问题，而人们针对这种新功能提出了一些问题。

<strong>什么是8b/10b编码，为什么JESD204B接口需使用这种编码？</strong>

无法确保差分通道上的直流平衡信号不受随机非编码串行数据干扰，因为很有可能会传输大量相反的1或0数据。通过串行链路传输的随机数据还可能长时间无活动状态，并在相对较长的时间内为全1或全0。

这是ADI公司JESD204B在线研讨会系列的第一部分，将讨论传输层的基本元素，及其在ADI高速ADC、DAC和收发器中的实现方式。

<iframe src='//players.brightcove.net/706011717001/BywpcfpJg_default/index.html?videoId=3903110158001' allowfullscreen frameborder=0></iframe>

<strong><a href="http://www.analog.com/cn/applications/markets/motor-control-pavilion-ho…，获取更多电机控制设计信息</a></strong>

ADI Jesd204B在线研讨会系列第4讲，讨论确定性延迟和多芯片同步，以及在ADI转换器产品中的实现方式。

<iframe src='//players.brightcove.net/706011717001/BywpcfpJg_default/index.html?videoId=2864338078001' allowfullscreen frameborder=0></iframe>

<strong><a href="http://www.analog.com/cn/applications/markets/motor-control-pavilion-ho…，获取更多电机控制设计信息</a></strong>

<br/>
<strong>作者：Ian Beavers, Matt Felmlee Analog Devices</strong>

随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高，每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。随着新兴每秒一千兆样本(GSPS) ADC的采样速率和输入带宽提高，系统的分布式采样时钟的能力和性能变得至关重要。以高频测量为目标的系统解决方案，例如电气测量仪器仪表和多转换器阵列应用，将需要尖端的时钟解决方案。选择专门的辅助时钟解决方案对防止ADC动态范围受限非常重要。根据目标输入带宽和频率，时钟抖动可能会反过来限制ADC的性能。转换器的高速JESD204B串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性。

ADI JESD204B在线研讨会系列第3讲讨论物理层及其在ADI转换器产品中的实现方式。同时还涉及信号完整性、加重和均衡方案。

<iframe src='//players.brightcove.net/706011717001/BywpcfpJg_default/index.html?videoId=2963060928001' allowfullscreen frameborder=0></iframe>

<strong><a href="http://www.analog.com/cn/applications/markets/motor-control-pavilion-ho…，获取更多电机控制设计信息</a></strong>

<br/>
<strong>作者：Jonathan Harris，ADI公司应用工程师</strong>

<strong>简介</strong>

<strong>Haijiao Fan</strong>

<strong>简介</strong>

JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/CMOS接口，并用来实现 JESD204B物理层。本文介绍如何快速在Xilinx® FPGA上实现JESD204B接口，并为FPGA设计人员提供部分应用和调试建议。

<strong>JESD204B 协议实现概述</strong>

JESD204B规范定义了实现该协议数据流的四个关键层，如图1所示。传输层完成样本和未加扰的帧数据之间的映射和解映射。可选的加扰层可用来加扰/解扰8 位字，以扩散频谱尖峰来降低EMI。数据链路层处理链路的同步、建立与保持，并对加扰后的数据进行8B10B编码或译码。物理层负责以比特速率发送和接收编码后的字符。

ADI公司和Xilinx公司的专家齐聚一堂，共同展示两种JESD204B A/D转换器转转换器至FPGA设计，同时介绍其实现技巧。

ADI公司和Xilinx公司的专家齐聚一堂，共同讲解JESD204B接口标准的重要性，同时介绍它在A/D转换器到FPGA设计中的作用。

ADI和Xilinx的专家解释了JESD204B接口标准的重要性，并说明了该标准如何用于ADC到FPGA设计中。