FPGA

<strong>Haijiao Fan</strong>

<strong>简介</strong>

JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/CMOS接口，并用来实现 JESD204B物理层。本文介绍如何快速在Xilinx® FPGA上实现JESD204B接口，并为FPGA设计人员提供部分应用和调试建议。

<strong>JESD204B 协议实现概述</strong>

JESD204B规范定义了实现该协议数据流的四个关键层，如图1所示。传输层完成样本和未加扰的帧数据之间的映射和解映射。可选的加扰层可用来加扰/解扰8 位字，以扩散频谱尖峰来降低EMI。数据链路层处理链路的同步、建立与保持，并对加扰后的数据进行8B10B编码或译码。物理层负责以比特速率发送和接收编码后的字符。

<strong>引言</strong>

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的 接口是一项常见的工程设计挑战。本笔记简要介绍各 种接口协议和标准,并提供有关在高速数据转换器实 现方案中使用LVDS的应用诀窍和技巧。

<strong>接口方式和标准</strong>

现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输- 出的接口是一项常见的工程设计挑战。此外,ADC使用多 种多样的数字数据样式和标准,使这项挑战更加复杂。对 于通常在200 MHz以下的低速数据接口,单倍数据速率(SDR) CMOS非常普遍:发送器在一个时钟沿传送数据,接收器 在另一个时钟沿接收数据。这种方式可确保数据有充足的 时间完成建立,然后由接收器采样。在双倍数据速率 (DDR) CMOS中,发送器在每一个时钟沿都会传送数据。 因此,在相同的时间内,它传输的数据量是SDR的两倍。 然而,接收器正确采样的时序更加复杂。

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<strong>产品详情</strong>

AD-FMCMOTCON2-EBZ 是一款完整的FPGA夹层卡(FMC)板载高性能伺服系统，旨在提供完整的电机驱动系统，实现三相PMSM和感应电机（最高可驱动至48V且功耗为20A）的高效和高动态控制。

两台电机可同时驱动，每台电机配备单独的电源供电。 系统集成高质量电源；可靠的电源、控制和反馈信号隔离；精确的电机电流和电压信号测量；实现控制器快速响应的控制信号高速接口；工业以太网高速接口；单端霍尔、差分霍尔、编码器和旋变器接口；数字位置传感器接口；带FPGA/SoC接口的灵活控制。

该套件包含两块板： 控制器板和驱动板。 可选的 AD-DYNO2-EBZ 测功器是驱动系统的延伸产品，也可从Avnet订购。

<strong>控制器板</strong>

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<strong>引言</strong>

现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本笔记简要介绍各种接口协议和标准，并提供有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。

<strong>接口方式和标准</strong>

现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输出的接口是一项常见的工程设计挑战。此外，ADC使用多种多样的数字数据样式和标准，使这项挑战更加复杂。对于通常在200 MHz以下的低速数据接口，单倍数据速率(SDR)CMOS非常普遍：发送器在一个时钟沿传送数据，接收器在另一个时钟沿接收数据。这种方式可确保数据有充足的时间完成建立，然后由接收器采样。在双倍数据速率(DDR) CMOS中，发送器在每一个时钟沿都会传送数据。因此，在相同的时间内，它传输的数据量是SDR的两倍。然而，接收器正确采样的时序更加复杂。

ADI公司和Xilinx公司的专家齐聚一堂，共同展示两种JESD204B A/D转换器转转换器至FPGA设计，同时介绍其实现技巧。

ADI公司和Xilinx公司的专家齐聚一堂，共同讲解JESD204B接口标准的重要性，同时介绍它在A/D转换器到FPGA设计中的作用。

ADI和Xilinx的专家解释了JESD204B接口标准的重要性，并说明了该标准如何用于ADC到FPGA设计中。

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<font color="#FD8900">作者:Ian Beavers</font>

对于需要一系列同步模数转换器(ADC)的高速信号采样和 处理应用,解偏斜和转换器的延迟变化匹配是至关重要 的。围绕该特性展开的系统设计极为关键,因为从模拟采 样点到处理模块之间的任何延迟失配都会使性能下降。对 于交错式处理而言,样本对齐同样是必需的;在交错式处 理时,一个转换器样本后紧跟另一个样本,且时间仅为一 个时钟周期中的一小部分。

JESD204B第三代高速串行转换器接口的一个重要特性,是 其能够确立系统中每个转换器的确定性延迟。正确理解并 利用该特性,便可在单系统中针对多个ADC创建同步或交 错采样系统。

由于确定性延迟是相对较新的转换器接口特性,系统设计 人员经常就如何建立、目标信号以及如何部署为同步或交 错式处理等方面存有诸多疑问。下文的部分常见问题与解 答针对多个与FPGA一同采样的JESD204B转换器并使用确 定性延迟进行系统设计而言。

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<strong>接口方式和标准</strong>

现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输- 出的接口是一项常见的工程设计挑战。此外,ADC使用多 种多样的数字数据样式和标准,使这项挑战更加复杂。对 于通常在200 MHz以下的低速数据接口,单倍数据速率(SDR) CMOS非常普遍:发送器在一个时钟沿传送数据,接收器 在另一个时钟沿接收数据。这种方式可确保数据有充足的 时间完成建立,然后由接收器采样。在双倍数据速率 (DDR) CMOS中,发送器在每一个时钟沿都会传送数据。 因此,在相同的时间内,它传输的数据量是SDR的两倍。 然而,接收器正确采样的时序更加复杂。

详文请阅：<a href="http://adi.eetrend.com/files/2016-10/wen_zhang_/100003581-11871-mt-201c…;

作者：Andrei Cozma和Eric Cigan

简介

电机在各种工业、汽车和商业领域应用广泛。电机由驱动器控制，驱动器通过改变输入功率来控制其转矩、速度和位置。高性能电机驱动器可以提高效率，实现更快速、更精确的控制。高级电机控制系统集控制算法、工业网络和用户接口于一体，因此需要更多处理能力来实时执行所有任务。现代电机控制系统通常利用多芯片架构来实现：数字信号处理器(DSP)执行电机控制算法，FPGA 实现高速I/O 和网络协议，微处理器处理执行控制1。

随着片上系统(SoC)的出现，例如集CPU 的灵活性与FPGA 的处理能力于一体的Xilinx® Zynq All Programmable SoC，设计人员终于能够将电机控制功能和其他处理任务纳入单个器件中。控制算法、网络和其他处理密集型任务被分流到可编程逻辑，而管理控制、系统监控与诊断、用户接口以及调试则由处理单元处理。可编程逻辑可以包含多个并行工作的控制内核，以实现多轴机器或多重控制系统。由于在单芯片上实现了完整的控制器，因此硬件设计可以更简单、更可靠、更便宜。